Automatyzacja procesu weryfikacji – asercje. Webinarium on-line

Tradycyjnie celem weryfikacji jest wykrycie błędów w kodzie HDL. Możemy podzielić ten proces na trzy odrębne etapy:

• 1. Stymulacja - wymuszenia muszą umożliwiać testowanie dużej ilości trybów pracy w celu wykrycia maksymalnej ilości błędów w kodzie;
• 2. Propagacja - stymulacja musi doprowadzić do sytuacji, kiedy na skutek niepoprawnego działania spowodowanego poprzez błąd zaobserwujemy to na testowanym wyjściu;
• 3. Obserwacja - nieprawidłowe działanie na skutek błędu powinno zamanifestować się jako zły stan wyjścia;

W pierwszej prezentacji z serii widzieliśmy że możemy użyć Code Coverage w celu maksymalizacji pokrycia wymuszenia, a tym samym Coverage wypełnia zadania punktu (1). Pozostają punkty (2) I (3), do których mogą być wykorzystane właśnie asercje. Asercje zarówno znacznie ułatwiają obserwowanie jak I pozwalają na szybką propagację błędu.

Zatem asercje mogą kontrolować pożądane jak i niepożądane funkcjonowanie projektu. Stanowią pewnego rodzaju pułapki, które jeśli zostaną wstawione w kodzie lub wektorach testowych, symulator spowoduje że te nieprawidłowości zostaną ujawnione użytkownikowi. Symulator zapewnia także wysoce zaawansowane, ale łatwe w użyciu, środowisko do śledzenia asercji w testowanym kodzie.

Występują trzy rodzaje asercji:

• Asercje niskiego poziomu – zapewniają kontrolę aspektów na poziomie implementacji, gdzie też możemy wykorzystać predefiniowaną I przetestowaną bibliotekę OVL,
• Asercje interfejsu – opisują one protokoły pomiędzy blokami projektu I mogą towarzyszyć znajdowaniu błędów integracji tych bloków lub śledzenia przyczyny jeśli blok wykonuje nielegalną operację, która później wpływa na system,
• Asercje wysokiego poziomu – zapewniają kontrolę własności wynikających z architektury systemu, a które nie mogą być wykryte na poziomie pojedynczego bloku.

To co zobaczymy podczas prezentacji to jest to co mogą dostarczyć asercje, włącznie z predefiniowanymi i przetestowanymi bibliotekami OVL, w celu dalszej automatyzacji procesu weryfikacji. Zostanie zaprezentowany również przykład, w którym Assertion Manager stworzy prekonfigurowane asercje oraz jak śledzić wyniki działania asercji jeśli wystąpi błąd. Jako że monitorowanie asercji jest wykonywane w pełni automatycznie przez symulator zaobserwujemy również dalszą redukcję obciążenia pracy inżyniera podczas weryfikacji projektu

Podsumowanie

Wykorzystanie asercji w procesie projektowaniu HDL oraz weryfikacji jest istotnym elementem poprawy jakości finalnej produktów. Dla tych projektantów, inżynierów weryfikacji oraz menadżerów, którzy chcieliby bardziej zapoznać się z tą tematyką udział w prezentacji jest wysoce wskazany.