Konieczność połączenia wydajności z niskim zużyciem energii w brzegowych aplikacjach obliczeniowych wywołała zapotrzebowanie na programowalne macierze bramek (FPGA), które mają być używane jako energooszczędne akceleratory, zapewniając jednocześnie elastyczność i przyspieszanie wprowadzania na rynek. Jednak znaczna większość algorytmów obliczeń brzegowych, aplikacji wizyjnych i sterowania przemysłowego jest opracowywana natywnie w języku C++ przez programistów z niewielką lub żadną wiedzą na temat podstawowego sprzętu FPGA. Aby uaktywnić tą ważną społeczności programistów, firma Microchip Technology Inc. dodała „design workflow” o nazwie SmartHLS, do rodziny PolarFire FPGA, która znacznie zwiększa wydajność i łatwość projektowania, umożliwiając bezpośrednie tłumaczenie algorytmów C ++ na zoptymalizowany pod kątem FPGA kod Register Transfer Level (RTL).

„SmartHLS ulepsza nasz zestaw narzędzi do projektowania Libero® SoC i sprawia, że ogromne korzyści naszych nagradzanych platform średniej klasy PolarFire i PolarFire SoC są dostępne dla zróżnicowanej społeczności twórców algorytmów, bez konieczności bycia ekspertem od sprzętu FPGA” – powiedział Bruce Weyer, wiceprezes jednostki biznesowej FPGA firmy Microchip. „Wraz z naszym zestawem programistycznym dla sieci neuronowych VectorBlox™, narzędzia te znacznie poprawią produktywność projektantów w tworzeniu najnowocześniejszych rozwiązań przy użyciu algorytmów opartych na C/C++ dla aplikacji takich jak wbudowane systemy wizyjne, uczenie maszynowe, sterowanie silnikami i automatyką przemysłową z wykorzystaniem akceleratorów sprzętowych FPGA.”

Oparty na zintegrowanym środowisku programistycznym Eclipse o otwartym kodzie źródłowym, pakiet projektowy SmartHLS wykorzystuje kod oprogramowania C++ do generowania komponentu HDL IP do integracji z projektami Libero SmartDesign firmy Microchip. Umożliwia to inżynierom opisanie zachowania sprzętu na wyższym poziomie abstrakcji niż jest to możliwe w przypadku tradycyjnych narzędzi FPGA RTL. To jeszcze bardziej zwiększa produktywność, jednocześnie skracając czas programowania dzięki wielowątkowemu interfejsowi programowania aplikacji (API), który wykonuje instrukcje sprzętowe jednocześnie i upraszcza wyrażanie złożonej równoległości sprzętowej w porównaniu z innymi ofertami HLS.

Narzędzie SmartHLS wymaga do 10 razy mniej linii kodu niż równoważny projekt RTL, a wynikowy kod jest łatwiejszy do odczytania, zrozumienia, przetestowania, debugowania i weryfikacji. Narzędzie upraszcza również eksplorację kompromisów w zakresie projektowania mikroarchitektury sprzętowej i umożliwia korzystanie z istniejących już implementacji oprogramowania C++ z układami PolarFire FPGA i FPGA SoC.

O rodzinie układów FPGA PolarFire

Układy PolarFire FPGA i FPGA SoC rozwiązują trudne wyzwania projektowe na krawędziach systemów obliczeniowych, oferując najniższą w branży moc przy średnich gęstościach. Firma Microchipo ogłosiła niedawno nowe modele urządzeń FPGA o niskiej gęstości, które zużywając połowę mocy statycznej zapewniają najmniejszy na świecie ślad termiczny, umożliwiając programistom obniżenie kosztów systemu i spełnienie wymagań w zakresie zarządzania temperaturą bez utraty przepustowości. Te nowe układy FPGA, a także dotychczasowe SmartFusion® 2 FPGA oraz IGLOO® 2 FPGA są również obsługiwane przez wspomniane wyżej narzędzie.