Dodano: środa, 04 lipiec 2018r. Producent: Microchip

dsPIC33CH pierwsze dwurdzeniowe, 16-bitowe kontrolery DSC firmy Microchip

Deweloperzy projektujący zaawansowane aplikacje sterowania wbudowanego mogą skorzystać z nowego kontrolera dsPIC® wyposażonego w dwa rdzenie w jednym układzie. Nowe kontrolery dsPIC33CH, dzięki swoim unikalnym właściwościom, umożliwią łatwiejszą integrację oprogramowania dla zaawansowanych aplikacji wbudowanych wymagających wyrafinowanych algorytmów. W architekturze Master-Slave zastosowanej w kontrolerach dsPIC33CH, rdzeń podrzędny służy do wykonywania dedykowanego, krytycznego kodu sterującego, podczas gdy główny rdzeń zajęty jest obsługą działania interfejsu użytkownika, monitorowaniem systemu i funkcji komunikacyjnych, dostosowanych do potrzeb aplikacji końcowej.

dsPIC33CH pierwsze dwurdzeniowe, 16-bitowe kontrolery DSC firmy Microchip

Urządzenia z rodziny dsPIC33CH to pierwsze dwurdzeniowe, 16-bitowe kontrolery DSC firmy Microchip. Układ dsPIC33CH128MP508 posiada dwa rdzenie o wydajności 90 MIPS dla rdzenia Master oraz 100 MIPS dla Slave, które mogą pracować niezależnie. Rodzina dsPIC33CH zapewnia bezprecedensowy w branży stopień integracji urządzeń peryferyjnych oraz interfejsów komunikacyjnych w pakiecie o wielkości zaledwie 5x5 mm. Dlatego aby obniżyć rozmiar oraz całkowite koszty systemu, dla każdego rdzenia dostępne są niezależnie zaawansowane urządzenia peryferyjne, w tym m.in. szybkie konwertery analogowo-cyfrowe ADC 12-bit 3.5 MSPS, przetworniki cyfrowo-analogowe DAC z generowaniem fal, komparatory analogowe, analogowe programowalne wzmacniacze zysku oraz sprzętowa modulacja szerokości impulsu (PWM). Jako pierwsza rodzina dsPIC33 dysponuje również obsługą przemysłowej klasy, wydajnego interfejsu CAN-FD.

Więcej informacji o nowej rodzinie kontrolerów DSC dsPIC33CH firmy Microchip mogą Państwo uzyskać w dokumentacji technicznej. Zapraszamy również do kontaktu z naszym działem handlowym.

Kontrolery dsPIC33CH

Model
Liczba pinów
Pamięć Flash (KB)
Pamięć RAM (B)
Dodatki
28
128
20,480
CAN-FD
36
128
20,480
CAN-FD
48
128
20,480
CAN-FD
64
128
20,480
CAN-FD
80
128
20,480
CAN-FD
28
64
20,480
CAN-FD
36
64
20,480
CAN-FD
48
64
20,480
CAN-FD
64
64
20,480
CAN-FD
80
64
20,480
CAN-FD
  • Operating Conditions
    • 3V to 3.6V, -40°C to +125°C
  • Core: Dual 16-Bit dsPIC33CH CPUs
    • Master Core 90 MIPS and Slave Core 100 MIPS Operation
    • Independent Peripherals for Master Core and Slave Core
    • Configurable Shared Resources for Master Core and Slave Core
    • Fast 6-Cycle Divide
    • Message Boxes and FIFO to Communicate Between Master and Slave (MSI)
    • Code Efficient (C and Assembly) Architecture
    • 40-Bit Wide Accumulators
    • Single-Cycle (MAC/MPY) with Dual Data Fetch
    • Single-Cycle, Mixed-Sign MUL Plus Hardware Divide
    • 32-Bit Multiply Support
    • Five Sets of Interrupt Context Selected Registers and Accumulators per Core for Fast Interrupt Response
    • Zero Overhead Looping
  • High Performance Peripherals for Real Time Control
    • 4 x 12-bit 3.5 MSPS ADCs
    • High Speed PWMs with 250ps resolution, 12 Ch
    • Optimized for high-performance digital power, motor control and applications requiring sophisticated algorithms
  • Master Core features
    • Core Frequency 90 MIPS @ 180 MHz
    • Internal Data RAM: 16 Kbytes
    • 16-Bit Timer: 1
    • DMA: 6
    • SCCP (Capture/Compare/Timer): 8
    • UART: 2
    • SPI/I2S: 2
    • I2C: 2
    • CAN Flexible Data-Rate (FD): 1
    • SENT: 2
    • CRC: 1
    • QEI: 1
    • PTG:1
    • CLC: 4
    • 16-Bit High-Speed (250ps) PWM: 4
    • 12-bit, 3.5 Msps ADC: 1
    • Digital Comparator: 4
    • 12-Bit DAC/Analog CMP Module: 1
    • Watchdog Timer: 1
    • Deadman Timer: 1
    • Breakpoints: 3 complex, 5 simple
    • Oscillator: 1
  • Slave Core features
    • Core Frequency 100 MIPS @ 200 MHz
    • Program Memory: 24 Kbytes (PRAM) Dual Partition with LiveUpdate
    • Internal Data RAM: 4 Kbytes
    • 16-Bit Timer: 1
    • DMA: 2
    • SCCP (Capture/Compare/Timer): 4
    • UART: 1
    • SPI/I2S: 1
    • I2C: 1
    • QEI: 1
    • CLC: 4
    • 16-Bit High-Speed (250ps) PWM: 8
    • 12-bit, 3.5 Msps ADC: 3
    • Digital Comparator: 4
    • 12-Bit DAC/Analog CMP Module: 3
    • Watchdog Timer: 1
    • Breakpoints: 1 complex, 2 simple
    • Oscillator: 1
  • Clock Management
    • Internal Oscillator
    • Programmable PLLs and Oscillator Clock Sources
    • Master Reference Clock Output
    • Slave Reference Clock Output
    • Fail-Safe Clock Monitor (FSCM)
    • Fast Wake-up and Start-up
    • Backup Internal Oscillator
    • LPRC Oscillator
  • Power Management
    • Low-Power Management Modes (Sleep, Idle, Doze)
    • Integrated Power-on Reset and Brown-out Reset
  • Debugger Development Support
    • In-Circuit and In-Application Programming
    • Simultaneous Debugging Support for Master and Slave Cores
    • Master Only Debug and Slave Only Debug Support
    • IEEE 1149.2 Compatible (JTAG) Boundary Scan
    • Trace Buffer and Run-Time Watch